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Desenvolvimento de um bloco de construção nanoeletrônico para redes neurais pulsantes
Use este link compartilhar ou citar este material: http://educapes.capes.gov.br/handle/capes/900629
Registro completo de metadados
| Metadados | Descrição | Idioma |
|---|---|---|
| Autor(es): dc.contributor | Romariz, Alexandre Ricardo Soares | - |
| Autor(es): dc.creator | Pês, Beatriz dos Santos | - |
| Data de aceite: dc.date.accessioned | 2024-10-23T16:08:04Z | - |
| Data de disponibilização: dc.date.available | 2024-10-23T16:08:04Z | - |
| Data de envio: dc.date.issued | 2014-12-30 | - |
| Data de envio: dc.date.issued | 2014-12-30 | - |
| Data de envio: dc.date.issued | 2014-12-30 | - |
| Data de envio: dc.date.issued | 2014-10-31 | - |
| Fonte completa do material: dc.identifier | http://repositorio.unb.br/handle/10482/17462 | - |
| Fonte completa do material: dc.identifier | http://dx.doi.org/10.26512/2014.10.D.17462 | - |
| Fonte: dc.identifier.uri | http://educapes.capes.gov.br/handle/capes/900629 | - |
| Descrição: dc.description | Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2014. | - |
| Descrição: dc.description | A habilidade de simular de forma mais realista o comportamento do cérebro humano fez com que as redes neurais pulsantes (SNNs, Spiking Neural Networks) se tornassem populares entre os pesquisadores. Estes circuitos, altamente densos, apresentam grande capacidade de processamento de dados. Inicialmente, acreditava-se que arquiteturas reconfiguráveis, como FPGAs, Field Programmable Gale Arrays, poderiam ser usadas como protótipos para a construção de SNNs. Entretanto, FPGAs não suportam os altos níveis de conectividade entre neurônios em uma SNN densa. Além disso, a implementação através de FPGAs não fornece melhorias quanto a dissipação de potência ou área ocupada. Por este motivo, os pesquisadores começaram a utilizar NoCs, Networks-on-Chip, para interconectar SNNs. O uso de NoCs é capaz de reduzir o número de interconexões e apresenta uma grande vantagem relativa à tolerância a falhas: redundância. Neste contexto, algumas configurações combinando neurônios e roteadores foram propostas. Estes componentes constituem o bloco básico, presente em cada no da NoC. Vários modelos de neurônios pulsantes e vários algoritmos de roteamento foram usados. Todas estas propostas buscam a implementação de redes cada vez mais densas, reduzindo a dissipação de potência e a área ocupada. No entanto, nenhum dos trabalhos anteriores usa um modelo nanoeletrônico para o neurônio pulsante. A implementação nanoeletrônica e bem conhecida pelos ganhos que apresenta justamente nesses dois parâmetros: dissipação de potencia e área ocupada. Assim, este trabalho propõe um bloco básico de construção para ser utilizado em uma NoC do tipo 2D mesh. Este bloco consiste de um neurônio pulsante nanoeletrônico conectado a um roteador, implementado através de uma LUT, Look-Up Table. Primeiramente, o modelo do neurônio foi redimensionado para funcionar a 300 K, a temperatura ambiente. Depois, o comportamento do neurônio foi testado através da implementação de várias portas lógicas, tais como inversora, OU, E e XOR. Um elemento roteador simples e, então, proposto a fim de construir o primeiro bloco para a NoC. Para testar a funcionalidade deste bloco, uma XOR com 2 entradas foi apresentada para a SNN construída com este bloco. Finalmente, um roteador capaz de comunicar neurônios em 4 direções foi proposto e um bloco de construção para a NoC com este roteador foi implementado. O problema da XOR, com 3 e com 5 entradas, foi usado para validar a funcionalidade deste bloco. | - |
| Descrição: dc.description | The ability to emulate more realisticaly the behavior of the human brain made Spiking Neural Networks (SNNs) gain prominence between researchers. These highly dense circuits feature large capacity of data processing. Searching for reconfigurable devices, computer scientists and engineers used Field Programmable Gate Arrays (FPGAs) as prototypes for SNNs. However, FPGAs cannot support the highlevels of connectivity between neurons in a dense SNN. Besides, implementation with FPGA does not provide improvements re garding power dissipation or scale. Therefore, researchers began to use Networks-on-Chip (NoCs) to interconnect SNNs. The use of NoCs may reduce the number of interconnections and presents a big advantage regarding fault tolerance: redundancy. In this context, several configurations combining neurons and routers were proposed. These devices constitute the basic block, present in every node of the NoC. Various models of spiking neurons were used, combined with various routing algorithms. All these proposals aim the implementation of denser networks, reducing the power dissipation and the occupied area. However, none of the previous works uses a nanoelectronic model for the spiking neuron. Nanoelectronic im¬plementation is well known for the gains that it presents precisely in these two parameters: occupicd area and power dissipation. Thus, this work proposes a basic block for a 2D-mesh NoC, consisting of a nanoelectronic spiking neuron connected to a router, implemented with a Look-Up Table (LUT). First, the model for the nanoelectronic neuron is scaled in order to work at 300 K, the room temperature. Then, the behaviour of the neuron is tested through the implementation of various logic gates, such as NOT, AND, OR and XOR gates. A simple routing element is proposed to construct the first building block. In order to test the functionality of this block, a 2 inputs XOR problem is presented to a SNN implemented with this block. Finally, a full directional router is proposed and a building block using this router is implemented. The XOR problem, with 3 and with 5 inputs, is used to validate the functionality of this block. | - |
| Formato: dc.format | application/pdf | - |
| Direitos: dc.rights | Acesso Aberto | - |
| Direitos: dc.rights | A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor com as seguintes condições: Na qualidade de titular dos direitos de autor da publicação, autorizo a Universidade de Brasília e o IBICT a disponibilizar por meio dos sites www.bce.unb.br, www.ibict.br, http://hercules.vtls.com/cgi-bin/ndltd/chameleon?lng=pt&skin=ndltd sem ressarcimento dos direitos autorais, de acordo com a Lei nº 9610/98, o texto integral da obra disponibilizada, conforme permissões assinaladas, para fins de leitura, impressão e/ou download, a título de divulgação da produção científica brasileira, a partir desta data. | - |
| Palavras-chave: dc.subject | Nanoeletrônica | - |
| Palavras-chave: dc.subject | Redes neurais | - |
| Palavras-chave: dc.subject | Neurônios pulsantes | - |
| Título: dc.title | Desenvolvimento de um bloco de construção nanoeletrônico para redes neurais pulsantes | - |
| Título: dc.title | A nanoelectronic building block for spiking neural networks | - |
| Tipo de arquivo: dc.type | livro digital | - |
| Aparece nas coleções: | Repositório Institucional – UNB | |
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