Atenção:
O eduCAPES é um repositório de objetos educacionais, não sendo responsável por materiais de terceiros submetidos na plataforma. O usuário assume ampla e total responsabilidade quanto à originalidade, à titularidade e ao conteúdo, citações de obras consultadas, referências e outros elementos que fazem parte do material que deseja submeter. Recomendamos que se reporte diretamente ao(s) autor(es), indicando qual parte do material foi considerada imprópria (cite página e parágrafo) e justificando sua denúncia.
Caso seja o autor original de algum material publicado indevidamente ou sem autorização, será necessário que se identifique informando nome completo, CPF e data de nascimento. Caso possua uma decisão judicial para retirada do material, solicitamos que informe o link de acesso ao documento, bem como quaisquer dados necessários ao acesso, no campo abaixo.
Todas as denúncias são sigilosas e sua identidade será preservada. Os campos nome e e-mail são de preenchimento opcional. Porém, ao deixar de informar seu e-mail, um possível retorno será inviabilizado e/ou sua denúncia poderá ser desconsiderada no caso de necessitar de informações complementares.
Metadados | Descrição | Idioma |
---|---|---|
Autor(es): dc.contributor | Lima, Carlos Raimundo Erig | - |
Autor(es): dc.contributor | Godoy Júnior, Walter | - |
Autor(es): dc.creator | Cabrita, Daniel Mealha | - |
Data de aceite: dc.date.accessioned | 2025-08-29T11:48:41Z | - |
Data de disponibilização: dc.date.available | 2025-08-29T11:48:41Z | - |
Data de envio: dc.date.issued | 2015-05-22 | - |
Data de envio: dc.date.issued | 2015-05-22 | - |
Data de envio: dc.date.issued | 2015 | - |
Fonte completa do material: dc.identifier | http://repositorio.utfpr.edu.br/jspui/handle/1/1175 | - |
Fonte: dc.identifier.uri | http://educapes.capes.gov.br/handle/capes/1083671 | - |
Descrição: dc.description | This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR. | - |
Descrição: dc.description | Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR. | - |
Formato: dc.format | application/pdf | - |
Idioma: dc.language | pt_BR | - |
Publicador: dc.publisher | Universidade Tecnológica Federal do Paraná | - |
Publicador: dc.publisher | Curitiba | - |
Publicador: dc.publisher | Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial | - |
Palavras-chave: dc.subject | Arranjos de lógica programável em campo | - |
Palavras-chave: dc.subject | Algorítmos genéticos | - |
Palavras-chave: dc.subject | Computação evolutiva | - |
Palavras-chave: dc.subject | Sistemas de computação virtual | - |
Palavras-chave: dc.subject | Eletrônica digital | - |
Palavras-chave: dc.subject | Simulação (Computadores digitais) | - |
Palavras-chave: dc.subject | Engenharia elétrica | - |
Palavras-chave: dc.subject | Field programmable gate arrays | - |
Palavras-chave: dc.subject | Genetic algorithms | - |
Palavras-chave: dc.subject | Evolutionary computation | - |
Palavras-chave: dc.subject | Virtual computer systems | - |
Palavras-chave: dc.subject | Digital electronics | - |
Palavras-chave: dc.subject | Digital computer simulation | - |
Palavras-chave: dc.subject | Electric engineering | - |
Título: dc.title | Simulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários | - |
Tipo de arquivo: dc.type | livro digital | - |
Aparece nas coleções: | Repositorio Institucional da UTFPR - RIUT |
O Portal eduCAPES é oferecido ao usuário, condicionado à aceitação dos termos, condições e avisos contidos aqui e sem modificações. A CAPES poderá modificar o conteúdo ou formato deste site ou acabar com a sua operação ou suas ferramentas a seu critério único e sem aviso prévio. Ao acessar este portal, você, usuário pessoa física ou jurídica, se declara compreender e aceitar as condições aqui estabelecidas, da seguinte forma: