Simulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários

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Autor(es): dc.contributorLima, Carlos Raimundo Erig-
Autor(es): dc.contributorGodoy Júnior, Walter-
Autor(es): dc.creatorCabrita, Daniel Mealha-
Data de aceite: dc.date.accessioned2025-08-29T11:48:41Z-
Data de disponibilização: dc.date.available2025-08-29T11:48:41Z-
Data de envio: dc.date.issued2015-05-22-
Data de envio: dc.date.issued2015-05-22-
Data de envio: dc.date.issued2015-
Fonte completa do material: dc.identifierhttp://repositorio.utfpr.edu.br/jspui/handle/1/1175-
Fonte: dc.identifier.urihttp://educapes.capes.gov.br/handle/capes/1083671-
Descrição: dc.descriptionThis work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.-
Descrição: dc.descriptionEste trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR.-
Formato: dc.formatapplication/pdf-
Idioma: dc.languagept_BR-
Publicador: dc.publisherUniversidade Tecnológica Federal do Paraná-
Publicador: dc.publisherCuritiba-
Publicador: dc.publisherPrograma de Pós-Graduação em Engenharia Elétrica e Informática Industrial-
Palavras-chave: dc.subjectArranjos de lógica programável em campo-
Palavras-chave: dc.subjectAlgorítmos genéticos-
Palavras-chave: dc.subjectComputação evolutiva-
Palavras-chave: dc.subjectSistemas de computação virtual-
Palavras-chave: dc.subjectEletrônica digital-
Palavras-chave: dc.subjectSimulação (Computadores digitais)-
Palavras-chave: dc.subjectEngenharia elétrica-
Palavras-chave: dc.subjectField programmable gate arrays-
Palavras-chave: dc.subjectGenetic algorithms-
Palavras-chave: dc.subjectEvolutionary computation-
Palavras-chave: dc.subjectVirtual computer systems-
Palavras-chave: dc.subjectDigital electronics-
Palavras-chave: dc.subjectDigital computer simulation-
Palavras-chave: dc.subjectElectric engineering-
Título: dc.titleSimulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários-
Tipo de arquivo: dc.typelivro digital-
Aparece nas coleções:Repositorio Institucional da UTFPR - RIUT

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